【本文来自《何庭波万字论文，详述华为“韬定律”》评论区，标题为小编添加】

原标题：这就是韬定律缩微的“时间换空间”的基本原理，大致如此吧

观静生华

说说个人理解的几个主要观点，

1，折叠：把原来一层平面的门电路，叠加上一层或两层。

当然，这里面的间隔、材料、距离要用一堆公式计算才能达到最优，看不懂。

2，逻辑：并不是整个芯片全叠加几层，而是在逻辑紧密的电路单元区，才进行折叠设计。

这就要对各个电路单元有底层认知，然后才能有效地设计出折叠结构。达到提效。

3，韬：这个可以理解为节拍。设计尽量把一次计算动作放在同一个节拍内完成。

或者以节拍为指标，所有计算、存储、传输动作，都尽量减少节拍。

4，随着技术成熟，折叠的部分越来越多，光刻机越来越精密，主频越来越高，三个方面都能大幅提升芯片的性能。

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其他的重点问题，就是叠加了电路层，散热要求巨大。这个论文没提，实际上华为海思已经有效解决了。

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海思在这个技术路线上已经走了6年，这个国外芯片很难追了。😁

关于第一点，我按照我的理解再形象化的解释一下吧。

摩尔定律模式下，是以物理空间为前提的。

简单的说，就是房间最远端从一端流向另一端，电流要跨的直线距离最长，效率其实还是很低的。所以原来在相同晶体管数量下靠缩小房间面积而提升芯片性能，大致就是为了缩小晶体管电流的路径距离。

后来房间不能再缩小了，就只能在相同面积下的房间里塞进尽可能多的晶体管。

但这就有个一层楼的物理空间天花板。晶体管的原理就是一端“源极”和另一端“漏极”中间有个“栅极”，给栅极加电，两侧的两极就接通了为“1”,否则就是“0”，所谓“011000”这类二进制。

这是栅极没有加电时的状态，表现为“0”

栅极加电后，接通两段“n+”，表现为“1”

但是如果晶体管再往2、3纳米去做，中间的“栅极”就会失效而发生“隧穿效应”，不加电也通电了。

下图还是今年诺奖时我保留的“隧穿效应”图片，中间那堵墙就是类似“栅极”，栅极加压就通电了，表现为1，栅极不加电就关闭了通道，电流不能流动，表现为0；

但晶体管排的太密集了，栅极这个开关管不住电流，容易发生隧穿效应，也就是漏电，长期为“1”的状态了。

几亿个晶体管排列在一起，从一端到另一端，无疑就是“长征”，晶体管再做小了，撇开成本不说，“栅极”失效，就会发生不被管控的“隧穿效应”漏电。

而韬定律则是我们不追求在一层楼上提升性能，我在一楼再加盖一层楼与一楼重叠，这样一二楼晶体管就不是从房间的一边到另一边“长征”了，而是垂直对应一楼的晶体管，性能提高变的轻而易举。

有网友说这不是就是chiplet+3dic吗，没什么了不起的。

实际上这是一个严重误解！

chiplet与3dic都是封装阶段进行的，chiplet是若干集成电路在平面集成，3dic是若干集成电路垂直集成。

但这已经是若干个集成电路重新封装了。

3dic则是垂直叠加，但也是在重新封装时对“集成电路”而非“晶体管”的叠加

而“韬定律”则是圆晶设计阶段从逻辑上就设计成折叠状态，通体就一块集成电路，所以不能混为一谈，不要被某些所谓“独立撰稿人”带偏了！

网友全性野人问我

原理是不是有点类似人形天桥和地下通道？6小时前不是，而是复式结构的二层楼……以房地产为例吧。我们有些人买房买两套门对门的房，然后在同层打通两套房；复式结构的就是买上下两层，然后上下打通两套房。当然，有些开发商一般也会把顶层设计为上下两层的复式结构，华为韬定律就是如此……

“韬定律”的现实意义表现在哪里？

上海发布会上，台下坐着的可是全球顶尖级的芯片专家，“韬定律”的发布让他们后背发凉。

这意味着围绕着“摩尔定律”的产业，从台积电、三星、阿斯麦、到光刻胶等等一些列产业要废掉一半。因为全球芯片还在“摩尔道理”上一条道走到黑，不撞天花板不罢休……

重要的是这不是PPT理论，而是已经在六年时间里推出了384款这种逻辑芯片，并且是量产的。

所以想起教员的一篇著名文章《别了，司徒雷登》，现在可以改为《别了，摩尔定律》！😂

但这是不是就意味着不需要光刻机了呢？

显然不是！

而是我们不需要用EUV去极致的压缩2纳米以下的晶体管制造了，既然华为已经推出384款韬定律芯片并且已经量产六年，那么五年后的今天放言五年后达到1.4那么效率的芯片，我觉得“五年时间”都是保守的。

因此，我们还是需要光刻机的，但当我们也缩小晶体管体积时用什么光刻机，谁知道呢？

华为还有一句没有说但专业人士都应该明白的事情，那就是用于“晶圆设计”的EDA。

EDA就像一支画笔，笔尖越细，同一面积里画出的线条就越多。不同纳米芯片制程就需要不同精度的EDA，而EDA可是美国最早打压华为的工具。

但华为连EDA都突破了，至于现在突破到哪一阶段，谁知道呢？😂

你只需要信华为就足够了！😁